用PLA和4个D触发器组成1位十进制计数器。
相似题目
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根据异步二进制加法计数器的触发规律，每输入（）个脉冲，第二位输出一个进位脉冲。
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用触发器组成12进制数计数器，至少应用触发器的个数为（）个。
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某个信息源由A、B、C、D四个符号组成，出现概率均为1/4。这些符号分别用二进制码组00、01、10、11表示。若每个二进制码元用宽度为5毫秒的脉冲传输，则该信息源的平均信息速率和码组速率分别为（）。
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构成一个六进制计数器最少要采用（）位触发器，这时构成的电路有6个有效状态，2个无效状态。
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用二进制异步计数器从0做加法，计到十进制数178，则最少需要（）个触发器。
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一个8位二进制整数，若用补码表示，由3个“0”和5个“1”组成，则最小值为（）。
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若要构成七进制计数器，最少用 个触发器，它有 个无效状态。
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用触发器设计一个24进制的计数器，至少需要（ ）个触发器
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若要构成十进制计数器，最少用（ ）个触发器，它有（ ）个无效状态
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当用4个主从型JK触发器组成计数器时，它能记录的最大十进制数为（）。 a．8 b．15 c．16
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回答下列问题（1)用7个T'触发器连接成异步二进制计数器,输入时钟脉冲的频率f=512kHz,求此计数器最高位触发器输出的脉冲频率.（2)若需要每输入1024个脉冲,分频器能输出一个脉冲,则此分频器需要多少个触发界连接而成？
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用CT74LS161设计，置位型9进制计数器。置位输入端D<sub>3</sub>D<sub>2</sub>D<sub>1</sub>D<sub>0</sub>需置入()。
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设计一个可变进制的同步计数器。它有一个控制端M：当M为0时，实现7进制计数器；M为1时，实现5进制计数器。请用D触发器和门路电路(门电路类型不限)实现，画出最简逻辑图，并验证能否自启动(若不能自启动，不必修改成自启动电路)。
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2、用触发器组成十二进制计数器，至少应用触发器的数目是（）个。
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3、一个8位二进制整数，若采用补码表示，且由4个1和4个0组成，则最小值为（)。
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一个触发器可以代表1位二进制数，要组成n2进制计数器需要（）个触发器。
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用触发器和门电路设计一个同步七进制计数器，下面说法正确的是： A: 只能选用JK触发器 B: 选用JK触发器、D触发器都可以 C: 必须选用3个触发器 D: 必须选用4个触发器 E: 选用2个触发器就可以了 F: 所有的触发器必须用同一个时钟信号驱动 G: 只需要低位的触发器用时钟信号驱动
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试用4个D触发器组成4位移位寄存器。
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由4个触发器组成的4位二进制加法计数器共有（）个有效计数状态，其最大计数值为（）。
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1、设计一个24进制计数器需要（）个触发器。
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图5-46所示电路为一可变进制计数器.试回答:4个JK触发器构成什么功能电路:MN分别为00、01、10、11时,可组成哪几种进制计数器.
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10、构成1个十进制计数器至少需要（）个触发器。
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1、用二进制异步计数器从0做加法，计到十进制数15，则最少需要（）个触发器。 A. 4 B. 5 C.6 D.7 .