超前进位加法器比串行进位加法器速度慢。

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  A . ADC B . SBC C . ADD D . SUB

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• 根据异步二进制加法计数器的触发规律，每输入（）个脉冲，第二位输出一个进位脉冲。

  A . l B . 2 C . 4 D . 8

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• 定点数补码加法具有两个特点：一是符号位（）；二是相加后最高位上的进位要舍去。

  A . 与数值位分别进行运算 B . 与数值位一起参与运算 C . 要舍去 D . 表示溢出

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• 与4位串行进位加法器比较，使用超前进位全加器的目的是（）。

  A . 完成自动加法进位 B . 完成4位加法 C . 提高运算速度 D . 完成4位串行加法

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• 只考虑本位数而不考虑低位来的进位的加法称为（）。

  A、全加器 B、半加器 C、全减器 D、半减器

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• 既考虑本位数又考虑低位来的进位的加法称为（）。

  A . A.全加 B . B.半加 C . C.全减 D . D.半减

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• 加法指令将影响进位标志位C，而减法指令将不影响进位标志位C。（）

  A . 正确 B . 错误

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• 加法器采用并行进位的目的是（）。

  A . 提高加法器的速度 B . 快速传递进位信号 C . 优化加法器结构 D . 增强加法器功能

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• 当进行加法或减法运算时，若最高位发生进位或借位，则（）

  A . CF=1 B . DF=1 C . SF=1 D . ZF=1

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• 二进位数0110与0101进行算术加法运算后，结果是二进位数 。

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• 不考虑来自低位的进位的加法器是

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• 能实现1位二进制带进位加法运算的是

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• 4、用74LS183实现两位二进制数加法时，低位全加器的进位输出端应与高位全加器的进位输入端相连。这种接法对吗？A 对 B 错

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• ●用二进制加法器对二-十进制编码的十进制数求和，当和的本位十进制数二-十进制编码小于等于1001且向高位无进位时， (12) ；当和小于等于1001且向高位有进位时， (13) ；当和大于1001时， (14) 。(12) ~(14)

  A．不需进行修正 B．需进行加6修正 C．需进行v减6修正 D．进行加6或减6修正，需进一步判别

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• 1、二进制并行加法器使用先行进位的主要目的是（)。

  A．降低成本 B．减少芯片面积 C．提高运算速度 D．提高可靠性

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• 四位二进制加法计数器的进位信号产生在“1111“状态变为0000状态时。

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• 某计算机字长为8位，其CPU中有一个8位加法器。已知无符号数x=69,y=38,现要在该加法器中完成x+y的运算，则该加法器的两个输入端信息和输入的低位进位信息分别为（)。

  A．A.01000101、00100110、0 B．B.01000101、00100110、1 C．C.01000101、11011010、0 D．D.01000101、11011010、1

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• 试分析图L4－9（a)所示由串行进位加法器74LS183所构成的逻辑电路的功能。

  试分析图L4-9(a)所示由串行进位加法器74LS183所构成的逻辑电路的功能。 <img src='https://img2.soutiyun.com/ask/uploadfile/5475001-5478000/68414a05c71b02532fe4876ae3d04c86.png' />

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• 【单选题】4位超前进位全加器CT74LS283是对两个（）作加法运算的数字集成电路。

  A．8421码 B．4位二进制数 C．8421 D．余3码

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• 2、串行加法器进位信号采用 传递，而并行加法器的进位信号采用 传递。

  A．超前，逐位 B．逐位，超前 C．逐位，逐位 D．超前，超前

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• 设计一个32位申行进位加法器,要求用异或门和二输入与非门构成,计算加法器的最长运算时间.

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• 7、加法器中每位的进位生成函数G为（)

  A．X⊕Y B．XiYi C．XiYiCi D．Xi+Yi+Ci

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• 3、3. 四个全加器可以组成一个串行进位的四位数加法器（）

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