集成触发器常用的逻辑符号中要注意异步清零端（以及异步置位端)是低电平有效还是有效;时钟端是电平触发还是（)（电平触发是低电平有效还是高电平;（)是上升沿有效还是下降沿有效)。主从触发器输出端有符号标示!异步清零以及异步置位优先级（)。
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异步时序逻辑电路中各触发器状态变化不是发生在同一时刻，但必须要有时钟脉冲。
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时序逻辑电路的清零端有效，则电路为（）状态。
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异步时序电路的各级触发器类型不同。
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当集成维持—阻塞D型触发器的异步置0端RD＝0时，则触发器的次态（）。
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触发器的异步置1端有效时，（）。
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D触发器组成的异步时序逻辑电路如题36图所示，该时序电路为（）。https://assets.asklib.com/psource/2015110210021760004.jpg
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同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑电路（ ）。
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74LS160为十进制计数器，其置数端为同步置数，清零端为异步清零，则下图所示电路，是 进制计数器。若将图中与非门G的输出改接至Cr端，而令LD=1，电路变为 进制。2bbf0497db5c768b69a5cf1a8021923d.png
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当集成下边沿D型触发器的异步置0端，异步置1端时，触发器的状态 .55abfb7127edae2bccda8c267888104c.png7943016076fa59c5f465c823aac5392f.png
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已知下降沿有效的边沿JK触发器CP、J、K及异步置1端 、异步置0端的波形如图10.3所示,试画出Q的波形
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实验中实现十二进制计数器，采用的异步清零的方法，当出现00010010的状态时，就产生一个异步清零信号将两块74HC160清零，从而实现0~11共12个状态的十二进制计数器。()此题为判断题(对，错)。
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D触发器组成的异步时序逻辑电路如题36图所示，该时序电路为（）。
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假如clr是清零端，通过语句always@（posedgeCPorposedgeclr)，可以知道clr是哪一种清零？（)A.
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假如clr是清零端，通过语句always@（posedgeCPorposedgeclr)，可以知道clr是哪一种清零？（)
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在异步时序逻辑电路中，由于各触发器共用一个时钟脉冲，因此各触发器的动作时间同步。（)
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T4290是二-五-十异步计数器,它是（)清零,（)有效;它是（)置九,（)有效。
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试用4个负边沿触发的JK触发器构成一个异步二进制加法计数器，要求画出逻辑图和输出波形。
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用异步清零端和一个与非门（见图10.79),用反馈归零法将4位二进制加法计数器接成13进制计数器,请
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当集成维持－阻塞D型触发器的异步置0端RD'=0，异步置1端SD'=1时，触发器的状态 ：
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9、异步时序逻辑电路各级触发器时钟信号相同。
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40、对于有异步置位端的D 触发器，当异步置位信号无效时，在CP 信号的作用下，才能响应D 端的输入。
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假如clr是清零端，通过语句always@（posedgeCPorposedgeclr)，可以知道clr是哪一种清零？（)A.同步清零
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13、异步时序电路的各级触发器类型不同。
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4、所有触发器的CP端并没有完全连接在一起的时序逻辑电路是异步时序逻辑电路。
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