D触发器的输入D＝1，在时钟脉冲作用下，输出端Q（）。

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  A . 1 B . cp C . 脉冲信号，频率为时钟脉冲频率的1/2 D . 0

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• （2010）D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲CP的作用下，输出Q为：（）https://assets.asklib.com/psource/2015110414275677522.png

  A . 1 B . CP C . 脉冲信号，频率为时钟脉冲频率的1/2 D . 0

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• 对于上升沿触发的D触发器，若D＝0，当时钟CP由0变为1时，触发器的状态Q为（）。

  A . 不定 B . 三态 C . 0 D . 1

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• D触发器在CP端脉冲作用后，其输出Qn+1=D。

  A . 正确 B . 错误

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• 在时钟脉冲控制下，JK触发器输入端J=0、K=0时，触发器状态为（）；J=1、K=0时，触发器状态为（）；J=l、K=1时，触发器状态随CP脉冲的到来而（）。

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• 无论J－K触发器原来状态如何，当输入端J＝1、K＝0时，在时钟脉冲作用下，其输出端Q的状态为（）。

  A . 0 B . 1 C . 保持不变 D . 不能确定

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• D触发器在D=1时，输入一个CP脉冲，其逻辑功能是（）。

  A . 置1 B . 清0 C . 保持 D . 翻转

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• 如果把D触发器的输出Q反馈连接到输入D，则输出Q的脉冲波形的频率为CP脉冲频率f的（）。

  A . 二倍频 B . 不变 C . 四分频 D . 二分频

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• 在CP有效的情况下，当输入端D=0时，则D触发器的输出端Qn+1=（）

  A . 0B . 1C . QnD .https://assets.asklib.com/images/image2/2017062616575543673.jpg

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• 基本的R－S触发器两个输入端R＝1、S＝1，输出端Q＝（）。

  A . A、维持原状态 B . B、1 C . C、0

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• 23、下降沿触发的D触发器，其输出（Q的非）与输入D连接，触发器初始状态为0，在CP脉冲作用下，输出Q的波形为下图中的波形（ ）。A (A) B (B) C (C)41d409de6404406bcc02c7dda56dd8ff.png

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• 同步D触发器在CP=1期间，当D端输入信号变化时，对输出Q端没有影响。（ ）

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• JK触发器的输入J=K=1，当CP脉冲输入频率为50kHz的方波时，Q端输出脉冲的频率为（ ）。

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• 要将边沿D触发器CT74LS74输出Q置为低电平0时，输入为：

  A、<img src="http://p.ananas.chaoxing.com/star3/origin/0d1977b8c9ca896980f65c0538491beb.png"> B、<img src="http://p.ananas.chaoxing.com/star3/origin/c80a32398c4d7390d2c2bc616b50ded5.png"> C、<img src="http://p.ananas.chaoxing.com/star3/origin/aa393a4c2abb768def8882adb3457a31.png"> D、<img src="http://p.ananas.chaoxing.com/star3/origin/28fc612ee6c00124d21ceba73becc597.png">

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• 同步JK触发器在时钟脉冲CP=1期间，J。K输入信号发生变化时，对输出Q的状态不会有影响。（)

  是 否

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• 回答下列问题（1)用7个T'触发器连接成异步二进制计数器,输入时钟脉冲的频率f=512kHz,求此计数器最高位触发器输出的脉冲频率.（2)若需要每输入1024个脉冲,分频器能输出一个脉冲,则此分频器需要多少个触发界连接而成？

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• D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲CP的作用下， 输出Q为：<img src='https://img2.soutiyun.com/ask/uploadfile/3987001-3990000/35a5adee85ba297e1eed343fedaa23b7.jpg' />

  A.1 B.CP C.脉冲信号，频率为时钟脉冲频率的l／2 D.0

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  画出图题5-5所示的边沿触发D触发器输出端Q端的波形，输入端D与CLK的波形如图所示。(设Q初始状态为0) <img src='https://img2.soutiyun.com/ask/2020-02-13/950440477456028.png' />

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• 用D触发器及适当门电路设计一个1101序列信号检测电路，该电路有一个输入端X和一个输出端Z。规定若检测到X连续输入1101时输出Z=1,否则Z为0。规定X输入的1101序列中最后一个1不可以当作下一个序列的第一个1信号。要求用米里型电路设计并状态最简。

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  画出图P5.14(a)中两个JK触发器FF₁和FF₂的输出端Q₁和Q₂的电压波形。时钟脉冲CLK、异步置零端R´D和输入端J、K的电压波形如图P5.14(b)所示。设触发器的初始状态均为Q=0。 <img src='https://img2.soutiyun.com/ask/2021-02-01/981044173959434.png' />

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• 2、数字去抖动电路中，当信号被串入电路后，能在输出端输出脉冲信号的条件是，必须在4个D触发器的输出端Q同时为（），最终才能输出高电平。

  A．低电平 B．高电平 C．高阻态 D．悬空

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• 36、边沿JK触发器在输入J=K=1时，如果CP信号的频率为32 kHz，则Q端输出脉冲的频率为16 kHz。

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• 上升沿触发的边沿D触发器在输入D=1时,输入时钟脉冲CP上升沿后,触发器翻到1状态（）

  是 否

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• 2、对于D触发器，输入D=1，CP脉冲作用后，触发器的次态应为 （)。 A. 0 B. 1 C. 0或1 D.不确定

  A．0 B．1 C．0或1 D．不确定

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