集成边沿JK触发器解决了因电平触发带来的触发器“空翻”现象，提高了触发器的工作可靠性和抗干扰能力。
相似题目
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边沿结构的集成触发器包括（）．
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把JK触发器的J与K都接到高电平上，则其特性方程变为（）
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JK边沿触发器，J=0，K=1（含其余情况），经过一个时钟脉冲后，则Qn+1为（）
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既克服了空翻问题，又无一次变化问题的常用集成触发器有（）。
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既克服了空翻现象，又无一次变化问题的常用集成触发器有（）。
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将JK触发器两输入端接高电平，则状态方程为。
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边沿触发器不仅克服了空翻现象，而且大大提高了抗干扰能力，工作更为可靠。
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同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。
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要将边沿D触发器CT74LS74输出Q置为低电平0时，输入为：
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18、对边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次。（）
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既克服了“空翻”现象，又无“一次翻转”问题的集成触发器常用的有 和 两种。（答案用逗号隔开）
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已知下降沿有效的边沿JK触发器CP、J、K及异步置1端 、异步置0端的波形如图10.3所示,试画出Q的波形
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JK触发器在J、K同时输入高电平时，触发器处于（）。
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JK触发器，当JK为（）时，触发器处于空翻状态
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由负边沿JK，触发器F1和F0组成的时序逻辑电路如图4.21（a)（教材图4.18)所示。试求:（1)写出电路的
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试用4个负边沿触发的JK触发器构成一个异步二进制加法计数器，要求画出逻辑图和输出波形。
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36、边沿JK触发器在输入J=K=1时，如果CP信号的频率为32 kHz，则Q端输出脉冲的频率为16 kHz。
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4、同步触发器存在空翻现象，而边沿触发器克服了空翻。
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TTL集成JK触发器正常工作时，其和端应接（)。
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用VHDL.描述边沿JK触发器.并用MAX+plusI完成共编译和波形仿真.
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1、设计011序列检测器，要求使用Mealy电路，使用边沿D触发器，输出高电平有效。
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11、锁存器对脉冲电平敏感，在特定输入脉冲电平（高电平或低电平）作用下随输入改变状态； 触发器对脉冲边沿敏感，在时间脉冲的上升沿或下降沿变化瞬间改变状态。 （考察锁存器和触发器的区别）
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1、1. 对于边沿JK触发器，当J=0，K=0时，触发器的次态为（)
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同步触发器和边沿触发器均存在空翻。（)
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