在异步工作方式时，当存储器的读出时间大于CPU所要求的时间时，为了保证CPU与存储器时序的正确配合，就要利用【 】信号，使CPU插入一个等待周期TW状态。

相似题目

• CPU对存储器或I/O端口完成一次读/写操作所需的时间称为一个（）

  A . 指令周期 B . 总线周期 C . 时钟周期 D . 传输周期

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• 随机存储器RAM中的信息可以随机地读出或写入，当读出RAM中的信息时（）。

  A . 破坏RAM中原保存的信息 B . RAM中内容全部为1 C . RAM中的内容全部为0 D . RAM原有信息保持不变

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• 时间接线器的话音存储器（SM）有（），控制读出及控制写入，顺序读出两种工作方式。

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• CPU访问存储器的时间是由存储器的容量决定的，存储器容量越大，访问存储器所需的时间越长。

  A . 正确 B . 错误

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• 对于RＯＭ而言，在设备工作过程中（） ①只能读出信息不能存入信息； ②在读出其全部数据后才能重新存入信息； ③读出部分信息后的空白存储单元可随时存入新的信息； ④当发生电源中断时不会丢失所存储的信息、 上述论述中正确的是：

  A . A、①，②，④ B . B、①，②，④ C . C、①，②，③，④ D . D、①，④

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• 时分接线器工作时的控制读出，指的是在某一时隙到来时，读出话音存储器中哪个存储单元的内容是由（）所决定的，因此也称为随机读出。

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• 时分接线器的输入控制方式是指控制存储器按控制写入、顺序读出方式工作。

  A . 正确 B . 错误

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• 对于8051单片机，当CPU对内部程序存储器寻址超过4K时，系统会自动在（）寻址。

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• 当CPU与打印机以条件方式传送数据时，CPU大部分时间用于（）。

  A . 读取判断打印机状态 B . CPU执行运算指令 C . 向打印机传送数据 D . CPU停机

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• 计算机工作时，能写入也能读出的半导体存储器是（）。

  A . RAM B . ROM C . 磁盘 D . 磁带

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• 当时分接线器工作在（）方式时，SM将以顺序写入，控制读出的方式来工作。

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• 当工资率增加所产生的替代效应大于收入效应时，个体的工作时间为（）。

  A . A．减少 B . B．不变 C . C．增加 D . D．不确定

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• 若一个交换局的缓冲存储器的读出时钟频率大于写入时钟频率时会出现（）

  A . A、抖动 B . B、漏读 C . C、时延 D . D、重读

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• 从CPU来看，增加Cache的目的，就是在性能上使（)的平均读出时间尽可能接近Cache的读出时间。

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• 一个虚拟存储系统由容量C1=8MB的主存和容量C2=800MB的辅存这两级存储器所构成。主存每位的平均代价P1=10个单位成本，辅存每位的平均代价P2=1个单位成本。相对CPU而言，从主存读出时间tA1=500ns，从辅存读出时间tA2=5ms。为了测定是否达到高的存取速率和低的位成本等，可以统计一组Benchmark程序，获得访问主存次数N1=8×109，访问辅存次数N2=16×106。

  那么，本虚存系统的两级存储器的读出时间比γ=(1)，每位平均代价p=(2)单位成本，命中率H=(3)，平均读出时间tA=(4)μs。 A．102 B．103 C．104 D．105

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• 当Intel 8251A工作在异步方式时，其波特率系数不可以设置成______。

  A．1 B．8 C．16 D．64

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• 对于ROM而言，在设备工作过程中①只能读出信息不能存入信息②在读出其全部数据后才能重新存入信息③读出部分信息后的空白存储单元可随时存入新的信息④当发生电源中断时不会丢失所存储的信息上述论述中正确的是：()。

  A．①，②，④ B．①，②，④ C．①，②，③，④ D．①，④

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• 时间接线器的输出控制方式是指话音存储器进行 写入， 读出；输入控制方式是指话音存储器进行 写入， 读出。

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• LKJ2000入所修作业指导书：在TAX箱上电后,用便携式标签读出器读出机车标签存储的信息,最远读取距离应大于（）

  A．1.5m B．1m C．2m D．2.5m

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• 在主存储器地址被选定后，主存储器读出数据并送到CPU所需要的时间称为这个存储器的__时间

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• 13、当CPU向内存中写入或读出数据时，这个数据也被存储进高速缓冲存储器中。（）

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• 当访问存储器或外设时，存储器或外设不能及时配合CPU传输数据时，存储器或外设通过“READY”信号在T3之前向CPU发出一个“数据未准备好”信号，CPU会在T3之前插入一个或多个等待时间周期。当存储器或外设准备好数据，通过“READY”发“准备好”信号，CPU接受此信号后，会自动脱离 TW状态进入T4状态。因此，插入多少个TW由“READY”信号决定。

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• 综合应用:假定某计算机的 CPU 主频为 80MHz , CPI 为 4 ,平均每条指令访存 1.5 次,主存与 Cache 之间交换的块大小为 16B , Cache 的命中率为 99% ,存储器总线宽带为 32 位。请回答下列问题。 1 ) 该计算机的 MIPS 数是多少？平均每秒 Cache 缺失的次数是多少？在不考虑 DMA 传送的情况下,主存带宽至少达到多少才能满足 CPU 的访存要求？ 2 ) 假定在 Cache 缺失的情况下访问主存时,存在 0.0005% 的缺页率,则 CPU 平均每秒产生多少次缺页异常？若页面大小为 4KB ,每次缺页都需要访问磁盘,访问磁盘时 DMA 传送采用周期挪用方式,磁盘 I/O 接口的数据缓冲寄存器为 32 位,则磁盘 I/O 接口平均每秒发出的 DMA 请求次数至少是多少？ 3 ) CPU 和 DMA 控制器同时要求使用存储器总线时, 哪个优先级更高？ 为什么？ 4 ) 为了提高性能, 主存采用 4 体低位交叉存储模式, 工作时每 1/4 个存储周期启动一个体。若每个体的存储周期为 50ns ,则该主存能提供的最大带宽是多少？

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• 从CPU给出主存储器地址开始，主存储器完成读出或写入数据所需要的时间称为这个主存储器的（存取）周期

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