电平触发的D触发器,在CLK有效电平期间输出与输入的状态保持相同。
相似题目
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对于低电平动作（低电平触发）的开关而言，下列（）不是在输入口上连接一个上拉电阻到VCC的目的？
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计算题：用示波器附带的探头将“校正输出”信号（0.3V）连接到通道1输入端。将探头衰减比置于×10，即将输入信号衰减10倍，调节“电平”旋钮使仪器触发，此时在屏幕上显示出高度为多少的信号？
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基本RS触发器用（）构成，这个电路是以高电平作为输入信号的。
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用示波器附带的探头将“校正输出”信号（0.3V）连接到通道1输入端。将探头衰比置于*10，即将输入信号衰减10倍，调节“电平”旋钮使仪器触发，此时在屏幕上显示出高度为（）格的信号。
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将JK触发器两输入端接高电平，则状态方程为。
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在CP有效的情况下，当输入端D=0时，则D触发器的输出端Qn+1=（）
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仲裁电路输出的高电平作用到故障判决逻辑电路的D触发器的D端，当延迟锁定信号到来，D触发器的输出作为（）信号送到模拟选择开关，由模拟选择开关给出切换电平。
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要使电平出发D触发器置1，必须使D= 1， CP= 。
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同步D触发器在CP=1期间，当D端输入信号变化时，对输出Q端没有影响。（ ）
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要将边沿D触发器CT74LS74输出Q置为低电平0时，输入为：
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18、对边沿JK触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次。（）
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在图P5.6（a)所示的电平触发D触发器电路中，若CLK和D输入端的电压波形如图P5.6（b)所示，试画出Q和
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集成触发器常用的逻辑符号中要注意异步清零端（以及异步置位端)是低电平有效还是有效;时钟端是电平触发还是（)（电平触发是低电平有效还是高电平;（)是上升沿有效还是下降沿有效)。主从触发器输出端有符号标示!异步清零以及异步置位优先级（)。
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画出图题5－5所示的边沿触发D触发器输出端Q端的波形，输入端D与CLK的波形如图所示。（设Q初始状态
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若反相输出的施密特触发器的输入信号波形如图所示，试画出输出信号的波形。施密特触发器的转换电平UT＋、UT－已
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JK触发器在J、K同时输入高电平时，触发器处于（）。
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2、数字去抖动电路中，当信号被串入电路后，能在输出端输出脉冲信号的条件是，必须在4个D触发器的输出端Q同时为（），最终才能输出高电平。
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2、电平触发的触发器的缺点是在cp有效的全部时间里，输入信号都能直接作用于输出，引起输出状态的变化。
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1、用与非门构成的基本RS触发器处于1状态时，其输入信号/R/S应为（)，“/R”和”/S“表示低电平有效
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电平触发的触发器的缺点是在cp有效的全部时间里，输入信号都能直接作用于输出，引起输出状态的变化。
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1、可控RS触发器的时钟控制只能是高电平控制有效。
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1、设计011序列检测器，要求使用Mealy电路，使用边沿D触发器，输出高电平有效。
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11、锁存器对脉冲电平敏感，在特定输入脉冲电平（高电平或低电平）作用下随输入改变状态； 触发器对脉冲边沿敏感，在时间脉冲的上升沿或下降沿变化瞬间改变状态。 （考察锁存器和触发器的区别）
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5、在时钟脉冲CP信号为高电平期间，因输入信号变化而引起触发器状态变化多于一次的现象，称为 。