如图7-72所示，时钟到来后，JK具有（）功能。https://assets.asklib.com/psource/2015110111553962286.jpg

相似题目

• 由两个主从型JK触发器组成的逻辑电路如图a)所示，设Q1、Q2的初始态是0,0，已知输入信号A和脉冲信号(，的波形，如图b)所示，当第二个CP脉冲作用后，Q1、Q2将变为（）https://assets.asklib.com/psource/201408181109457116.png

  A . 1、1 B . 1、0 C . 0、1 D . 保持0、0不变

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• 已知逻辑电路如图所示，当X=0时，脉冲CP到来后，D触发器（）。https://assets.asklib.com/psource/2015110110405837679.jpg

  A . 具有计数功能 B . 保持原有状态 C . 置"0" D . 置"1"

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• JK边沿触发器，J=0，K=1（含其余情况），经过一个时钟脉冲后，则Qn+1为（）

  A . 0 B . 1 C . 维持原态 D . 翻转

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• 由JK触发器组成的应用电路如图所示，设触发器的初值都为0，经分析可知这是一个（）。https://assets.asklib.com/psource/2016071816412037709.jpg

  A . 同步二进制加法计数器 B . 同步四进制加法计数器 C . 同步三进制计数器 D . 同步三进制减法计数器

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• 如图7-73所示，时钟到来后，JK具有（）功能。https://assets.asklib.com/psource/2015110111560523684.jpg

  A . 输出保持 B . 输出清"0" C . 输出置"1" D . 计数器

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• 由两个主从型JK触发器组成的逻辑电路，如图a）所示。设Q 1 、Q 2 的初始态是00，已知输入信号A和脉冲信号CP的波形，如图b）所示。当第二个CP脉冲作用后，Q 1 Q 2 将变为（） https://assets.asklib.com/psource/2015102909132239520.jpg https://assets.asklib.com/psource/2015102909132388517.jpg

  A . 11 B . 10 C . 01 D . 保持00不变

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• 将JK触发器的J、K端连接起来（如图7.5-9所示），若CP脉冲信号、置位端、复位端和数据X端信号如图所示，则输出Q的波形为（）。https://assets.asklib.com/psource/2015110110080480021.jpg

  A .https://assets.asklib.com/psource/2015110110082091205.jpg B .https://assets.asklib.com/psource/2015110110083756430.jpg C .https://assets.asklib.com/psource/2015110110085337283.jpg D .https://assets.asklib.com/psource/201511011009061961.jpg

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• 逻辑电路如图所示，A="0"时，C脉冲来到后，JK触发器应：（）https://assets.asklib.com/psource/201510271622545260.jpg

  A . 具有计数功能 B . 置"0" C . 置"1" D . 保持不变

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• 逻辑电路如图所示，A="0"时，C脉冲来到后，JK触发器应：（）https://assets.asklib.com/psource/2015110414385377572.png

  A . 具有计数功能 B . 置"0" C . 置"1" D . 保持不变

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• 将JK触发器的J、K端连接起来（如图所示），若脉冲信号、置位端、复位端和数据X端信号如图所示，则输出Q的波形为（）。https://assets.asklib.com/psource/2015110110573999614.jpg

  A . A. B . B. C . C. D . F.

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• 在时钟脉冲控制下，JK触发器输入端J=0、K=0时，触发器状态为（）；J=1、K=0时，触发器状态为（）；J=l、K=1时，触发器状态随CP脉冲的到来而（）。

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• 由两个主从型JK触发器组成的逻辑电路如图a）所示，设Q1、Q2的初始态是0、0，已知输入信号A和脉冲信号CP的波形，如图b）所示，当第二个CP脉冲作用后，Q1、Q2将变为：（）https://assets.asklib.com/psource/2015110414382251383.png

  A . 1、1 B . 1、0 C . 0、1 D . 保持0、0不变

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• 在时钟脉冲的控制下，JK触发器根据输入信号J、K的不同情况，具有（）、（）、（）和（）功能。

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• 当现态Q^n=0时，具有时钟条件后JK触发器的次态为（）

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• 已知下降沿有效的边沿JK触发器CP、J、K及异步置1端 、异步置0端的波形如图10.3所示,试画出Q的波形

  已知下降沿有效的边沿JK触发器CP、J、K及异步置1端<img src='https://img2.soutiyun.com/ask/2021-02-25/983103342552693.png' />、异步置0端<img src='https://img2.soutiyun.com/ask/2021-02-25/983103351825223.png' />的波形如图10.3所示,试画出Q的波形(设Q的初态为0). <img src='https://img2.soutiyun.com/ask/2021-02-25/983103366559066.png' />

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• 试用JK触发器设计一个三相六拍脉冲分配器.分配器的输出波形如图5-56所示.

  <img src='https://img2.soutiyun.com/ask/2020-08-20/966799646652968.png' />

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• 将JK触发器的J、K端连接起来（如图所示），若脉冲信号、置位端、复位端和数据X端信号如图所示，则输出Q的波形为（）。

  <img src='https://img2.soutiyun.com/shangxueba/ask/18381001-18384000/18381597/2015110110573999614.jpg' /> A. B. B. C. C. D. F.

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• 由JK触发器和PLA构成的时序逻辑电路如图所示，试分析其功能（写出驱动方程和状态方程，画出状态转换图，说明电

  由JK触发器和PLA构成的时序逻辑电路如图所示，试分析其功能(写出驱动方程和状态方程，画出状态转换图，说明电路的逻辑功能，电路能否自启动)。<img src='https://img2.soutiyun.com/ask/uploadfile/5478001-5481000/f152390292d2c215d853de1858c0ae2b.png' />

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• 当主从型 JK触发器的C.J,K端分别加上如图21.33所示的波形时,试画出Q端的输出波形。

  <img src='https://img2.soutiyun.com/ask/2020-10-09/97110146748717.jpg' />

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• 由负边沿JK，触发器F1和F0组成的时序逻辑电路如图4.21（a)（教材图4.18)所示。试求:（1)写出电路的

  由负边沿JK，触发器F1和F0组成的时序逻辑电路如图4.21(a)(教材图4.18)所示。试求:(1)写出电路的输出方程、驱动方程和状态方程;(2)列出A=1时的状态转换表,画出波形图(画4个CP);(3)若A=0,则电路的工作情况如何？ <img src='https://img2.soutiyun.com/ask/2020-07-10/963247479671612.png' /> <img src='https://img2.soutiyun.com/ask/2020-07-10/96324749257235.png' />

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• 已知主从JK触发器的输入信号的波形如图4-11所示，设触发器的初始状态为0,试分析输出端的波形。

  <img src='https://img2.soutiyun.com/ask/2020-09-06/968237247418112.png' />

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• 图（a）所示电路中，复位信号、数据输入及时钟脉冲信号如图（b）所示，经分析可知，在第一个和第二个时钟脉冲的下降沿过后，输出Q先后等于（）

  A．0、0 B．0、1 C．1、0 D．1、1

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• 画出图题5－10所示的JK触发器输出端Q端的波形，CLK的波形如图所示。（设Q初始状态为0)

  画出图题5-10所示的JK触发器输出端Q端的波形，CLK的波形如图所示。(设Q初始状态为0) <img src='https://img2.soutiyun.com/ask/2020-02-13/950440690196003.png' />

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• JK触发器，当时钟脉冲到来时，J、K端同时输入高电平时，其状态为（）

  A．保持 B．置0 C．置1 D．翻转

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