已知逻辑电路如图所示，当X=0时，脉冲CP到来后，D触发器（）。https://assets.asklib.com/psource/2015110110405837679.jpg

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• 由两个主从型JK触发器组成的逻辑电路如图a)所示，设Q1、Q2的初始态是0,0，已知输入信号A和脉冲信号(，的波形，如图b)所示，当第二个CP脉冲作用后，Q1、Q2将变为（）https://assets.asklib.com/psource/201408181109457116.png

  A . 1、1 B . 1、0 C . 0、1 D . 保持0、0不变

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• D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲cp的作用下，输出Q为（）。https://assets.asklib.com/psource/2016071816385988550.jpg

  A . 1 B . cp C . 脉冲信号，频率为时钟脉冲频率的1/2 D . 0

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• 由两个主从型JK触发器组成的逻辑电路如图所示，设Q 1 、Q 2 的初始态是00。已知输入信号A和脉冲信号cp的波形如图所示，当第二个cp脉冲作用时Q 1 Q 2 将变为（）。 https://assets.asklib.com/psource/2016071816395312701.jpg

  A . 11 B . 10 C . 01 D . 保持00不变

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• 如图所示逻辑电路中，当输出F＝0时，输入A、B、C、D、E必须是（）。https://assets.asklib.com/psource/2016071816403471397.jpg

  A . 11101 B . 01010 C . 10101 D . 00101

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• （2010）D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲CP的作用下，输出Q为：（）https://assets.asklib.com/psource/2015110414275677522.png

  A . 1 B . CP C . 脉冲信号，频率为时钟脉冲频率的1/2 D . 0

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• 由两个D触发器组成的电路如图所示。设Q1Q2的初始态是00，已知cp的脉冲波形，Q2的波形是（）。https://assets.asklib.com/psource/2016071816444936769.jpg

  A . 图A B . 图B C . 图C D . 图D

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• D触发器组成的电路如图a）所示。设Q 1 、Q 2 的初始态是0、0，已知CP脉冲波型。Q 2 的波形是图b）中哪个图形（）？ https://assets.asklib.com/psource/2015102716220427412.jpg https://assets.asklib.com/psource/201510271622107998.jpg

  A . A B . B C . C D . D

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• 由两个主从型JK触发器组成的逻辑电路，如图a）所示。设Q 1 、Q 2 的初始态是00，已知输入信号A和脉冲信号CP的波形，如图b）所示。当第二个CP脉冲作用后，Q 1 Q 2 将变为（） https://assets.asklib.com/psource/2015102909132239520.jpg https://assets.asklib.com/psource/2015102909132388517.jpg

  A . 11 B . 10 C . 01 D . 保持00不变

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• 逻辑电路如图所示，A="0"时，C脉冲来到后，JK触发器应：（）https://assets.asklib.com/psource/201510271622545260.jpg

  A . 具有计数功能 B . 置"0" C . 置"1" D . 保持不变

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• 逻辑电路如图所示，A="0"时，C脉冲来到后，JK触发器应：（）https://assets.asklib.com/psource/2015110414385377572.png

  A . 具有计数功能 B . 置"0" C . 置"1" D . 保持不变

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• 用3个D触发器组成的电路如图7-69所示，触发器F0的输入端接+5V表明D0=1，那么，在第1个CP脉冲和第2个脉冲的上升沿过后Q2Q1Q0分别是（）。

  A . 101和011 B . 011和111 C . 001和011 D . 000和111

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• 已知逻辑电路如图所示，经分析可知，输出F与输入信号X、Y之间的逻辑表达式为（）。https://assets.asklib.com/psource/201511011033245691.jpg

  A .https://assets.asklib.com/psource/2015110110334621588.jpg B .https://assets.asklib.com/psource/2015110110340299751.jpg C .https://assets.asklib.com/psource/201511011034175015.jpg D .https://assets.asklib.com/psource/2015110110343034391.jpg

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• 已知逻辑电路如图7.5-5所示，经分析可知，输出F与输入信号X、Y之间的逻辑表达式为（）。https://assets.asklib.com/psource/2015110110051392016.jpg

  A .https://assets.asklib.com/psource/2015110110064980810.jpg B .https://assets.asklib.com/psource/201511011007091323.jpg C .https://assets.asklib.com/psource/2015110110072370179.jpg D .https://assets.asklib.com/psource/2015110110073874078.jpg

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• 如图所示电路，设Q1、Q0的原状态为00，送入一个CP脉冲后的新状态为（）。https://assets.asklib.com/psource/2015110110345310190.jpg

  A . 11 B . 10 C . 01 D . 00

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• 由两个主从型JK触发器组成的逻辑电路如图a）所示，设Q1、Q2的初始态是0、0，已知输入信号A和脉冲信号CP的波形，如图b）所示，当第二个CP脉冲作用后，Q1、Q2将变为：（）https://assets.asklib.com/psource/2015110414382251383.png

  A . 1、1 B . 1、0 C . 0、1 D . 保持0、0不变

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• 逻辑电路如图所示，A="1"时，C脉冲来到后，D触发器应：（）https://assets.asklib.com/psource/2015110414375127791.png

  A . 具有计数器功能 B . 置"0" C . 置"1" D . 无法确定

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• 由开关组成的逻辑电路如图所示，设开关接通为“1”， 断开为“0”， 电灯亮为“1”， 电灯暗为“0”， 则该电路为 ( )。316b10d512f8c26122759f4675d07d8b.png

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• 时序逻辑电路如图所示，原状态为“00”，当送入两个 C 脉冲后的新状态为（ ）。c470786ab075f59b1224c887685c866e.png

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• D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲CP的作用下， 输出Q为：<img src='https://img2.soutiyun.com/ask/uploadfile/3987001-3990000/35a5adee85ba297e1eed343fedaa23b7.jpg' />

  A.1 B.CP C.脉冲信号，频率为时钟脉冲频率的l／2 D.0

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• 图a）所示电路中，复位信号、信号A及时钟脉冲信号cp如图b）所示，经分析可知，在第一个和第二个时钟脉冲的下降沿时刻，输出Q先后等于（）。附：触发器的逻辑状态表为

  A．0，0 B．0，1 C．1，0 D．1，1

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• 4、当D=0时，在时钟脉冲CP的上升沿到来时，使触发器的状态变为0

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• 图a）所示电路中，位信号信号A及时钟脉冲信号cp如图b））所示，经分析可知，在第一个和第二个时钟脉冲的下降沿时刻，输出Q先后等于：附:触发器的逻辑状态表为（）

  A．0,0 B．0，1 C．1,0 D．1,1

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• 图（a）所示电路中，复位信号、信号A及时钟脉冲信号CP如图（b）所示。经分析可知，在第一个和第二个时钟脉冲的上升沿时刻，输出Q先后等于（）

  A．0、0 B．0、1 C．1、0 D．1、1

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• 当D=0时，在时钟脉冲CP的上升沿到来时，使触发器的状态变为0.

  是 否

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