移位寄存器的逻辑结构图如图3.6（a)所示,CLK和D₀的输入波形如图3.6（b)所示.设Q初始状态为0,

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• 由两个主从型JK触发器组成的逻辑电路如图a)所示，设Q1、Q2的初始态是0,0，已知输入信号A和脉冲信号(，的波形，如图b)所示，当第二个CP脉冲作用后，Q1、Q2将变为（）https://assets.asklib.com/psource/201408181109457116.png

  A . 1、1 B . 1、0 C . 0、1 D . 保持0、0不变

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• 时序逻辑电路的集成移位寄存器的移位方向错误，则是（）有问题。

  A . A、移位控制端 B . B、清零端 C . C、脉冲端 D . D、输出端

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• 某逻辑电路如图7-62所示，若输入A=1，B=0，则输出F1和F2分别为（）。https://assets.asklib.com/psource/2015110111531954947.jpg

  A . ['F1=0，F2=0B .https://assets.asklib.com/psource/2015110111533714396.jpg C . F1=1，F2=0D .https://assets.asklib.com/psource/2015110111535611542.jpg

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• 逻辑图和输入A，B的波形如图所示，分析在t 1 时刻输出F为（）。 https://assets.asklib.com/images/image2/2017121810425792257.jpg

  A . “1” B . “0” C . 任意

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• 如图所示总线结构的原理图，4个寄存器A，B，C和D，其控制字CON=（）https://assets.asklib.com/images/image2/2017101114011513126.jpg

  A . W W W W B . L E L E L E L E CLK C . L E L E L E L E

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• 由两个主从型JK触发器组成的逻辑电路如图a）所示，设Q1、Q2的初始态是0、0，已知输入信号A和脉冲信号CP的波形，如图b）所示，当第二个CP脉冲作用后，Q1、Q2将变为：（）https://assets.asklib.com/psource/2015110414382251383.png

  A . 1、1 B . 1、0 C . 0、1 D . 保持0、0不变

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• 由开关组成的逻辑电路如图所示，设开关A、B分别有如图所示为“0”和“1”两个状态，则电灯HL亮的逻辑式为（）https://assets.asklib.com/images/image2/2017062617012038353.jpg

  A .https://assets.asklib.com/images/image2/2017062617011282232.jpg B .https://assets.asklib.com/images/image2/2017062617010750145.jpg C .https://assets.asklib.com/images/image2/2017062617005814932.jpg

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• 要使一个4位的移位寄存器清零,至少需要几个连续的CLK脉冲?( )

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• 利用74194构成的移位寄存器如下图所示。在图示的工作模式下，数据输出的端口是：bca216df563cfc31a258481e90f268a9.png

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  <img src='https://img2.soutiyun.com/ask/2020-02-11/95027496163713.png' />

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  A．HA变成0但HB保持原值 B．HA与HB均成为1 C．HA与HB均成为0 D．HA保持原值但HB的值改变

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  <img src='https://img2.soutiyun.com/ask/2020-09-06/96823627984177.png' />

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  在图P5.6(a)所示的电平触发D触发器电路中，若CLK和D输入端的电压波形如图P5.6(b)所示，试画出Q和Q'端对应的电压波形。假定触发器的初始状态为Q=0。 <img src='https://img2.soutiyun.com/ask/2020-09-14/968971137201804.png' />

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  A、DR、AR、PC、IR B、DR、PC、IR、AR C、DR、IR、AR、PC D、AR、IR、DR、PC

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  <img src='https://img2.soutiyun.com/ask/uploadfile/5475001-5478000/1fcbe47aa95e01157c9899c6474fddbe.png' />

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  由负边沿JK，触发器F1和F0组成的时序逻辑电路如图4.21(a)(教材图4.18)所示。试求:(1)写出电路的输出方程、驱动方程和状态方程;(2)列出A=1时的状态转换表,画出波形图(画4个CP);(3)若A=0,则电路的工作情况如何？ <img src='https://img2.soutiyun.com/ask/2020-07-10/963247479671612.png' /> <img src='https://img2.soutiyun.com/ask/2020-07-10/96324749257235.png' />

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  A．0，0 B．0，1 C．1，0 D．1，1

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• 图a）所示电路中，位信号信号A及时钟脉冲信号cp如图b））所示，经分析可知，在第一个和第二个时钟脉冲的下降沿时刻，输出Q先后等于：附:触发器的逻辑状态表为（）

  A．0,0 B．0，1 C．1,0 D．1,1

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