29、DECLARE只能用于BEGIN…END的开头部分定义局部变量，其作用范围只能在该BEGIN…END中。

相似题目

• You executed the following code：   BEGIN   DBMS_SCHEDULER.SET_ATTRIBUTE  （  NAME => ’JOB_A’，   ATTRIBUTE => ’JOB_PRIORITY’，   VALUE => 7）；   END；  /   After analyzing the above code， what conclusion will you draw？（）  

  A .  The code will be executed successfully. B .  The code will not be executed successfully because the value of the VALUE parameter must be 1， 2， or 3. C .  The code will not be executed successfully because the value of the VALUE parameter must range between 1 and 5. D .  The code will not be executed successfully because no SET_ATTRIBUTE procedure exists in the DBMS_SCHDULER package.

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• Because of a power outage， instance failure has occurred. From what point in the redo log does recovery begin and where does it end？（）

  A . current redo log and inactive redo log B . checkpoint position to end of redo log C . beginning of redo log to end of redo log D . all redo logs before the point of last commit E . beginning of redo log to checkpoint positio

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• You issued the following block of code：        SQL>BEGIN   DBMS_RESOURCE_MANAGER_PRIVS.GRANT_SWITCH_CONSUMER_GROUP（        ’PROG_ROLE’， ’DEVELOPERS’ ，FALSE）；        END；        SQL>/   Which option is NOT a result of executing the above code？（）  

  A .  The switch privilege is granted to the PROG_ROLE role. B .  The users granted the role PROG_ROLE will be able to switch to the DEVELOPERS group. C .  The users cannot grant the switch privilege to other users. D .  The above code will not be executed successfully because the GRANT_SWITCH_CONSUMER_GROUP procedure is an invalid procedure in Oracle10g.

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• What is the correct order of steps to perform an online database backup？（）   a. alter database begin backup b. alter database end backup c. Back up the database datafiles d. Back up the archive log files e. alter system switch logfile

  A . a， b， c， d， e B . e， d， a， b， c C . a， c， b， d， e D . d， b， c， a， e E . a， c， b， e， d

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• Consider the following code snippet：   BEGIN  DBMS_SCHEDULER.SET_ATTRIBUTE （ name => ，，lne_job1， attribute => ，，job_priority， value => 1）；  END；  /   If this code were executed， which of the following statements would be true？（）

  A .  The priority of the lne_job1 job would be set to 1. B .  The lne_job1 job would be executed synchronously. C .  The lne_job1 job would run immediately in the users current session. D .  The lne_job1 job would retain its current priority. E .  The job will immediately take priority over all running jobs.

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• 协议分析仪Label命令只能在End语句前插入。

  A . 正确 B . 错误

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• 简述T-SQL语言中Begin„End语句的作用。

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• Because of a power outage， instance failure has occurred. From what point in the redo log does recovery begin and where does it end？ （）

  A . current redo log and inactive redo log B . checkpoint position to end of redo log C . beginning of redo log to end of redo log D . all redo logs before the point of last commit E . beginning of redo log to checkpoint positio

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• 布局文件的名称只能包含________，并且只能由小写字母开头。

  A.小写字母(a-z) B.空格 C.0-9 D.下划线

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• 写出下面程序段的执行结果： Declare @m int,@n int Select @m=0, @n=0 While @m<30 Begin Set @n=@n+3 Set @m=@m+@n End Select @m, @n

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• 矩阵\\(A=\\begin{bmatrix}0&1&3&2\\\\0&4&-1&3\\\\0&0&2&1\\\\0&5&-4&3\\end{bmatrix}\\)，则\\(A\\)的秩为______

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• 绘制五角红星程序的编辑与运行。 程序代码如下： from turtle import * color（'red','red') begin_fill（) for i in range（5): fd（200) rt（144) end_fill（) done（) 要求上传程序编辑窗口截屏和运行结果窗口截屏图片。 注意：上传截图要清晰。

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• 下面T-SQL代码运行完的结果是（选一项）declare @counter intset @counter=1while @counter＜3beginset @counter=@counter+1print @counterbreakprint 'loop'end（）

  A．2 loop B．2 C．2 loop 3 loop D．2 3

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• 在下面给出的PL/SQL代码块中，（）行代码会导致失败。 1 DECLARE 2 vNum NUMBER : - 100; 3 BEGIN 4 vNum - vNum / 10; 5 END

  A．1 B．2 C．3 D．4 E．5 F．全部语句都能够成功执行

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• 已知时钟信号clkin的频率为100MHz的方波信号，下面程序中clk1信号的占空比为（）。 module function（rst, clkin, clk1); input clkin, rst; output clk1; reg[2:0] m, n; reg clk1; always @（posedge clkin) begin if（!rst) begin clk1＜=0; m＜=0; end else begin if（m==4) m＜=0; else m＜=m+1; if（m＜2) clk1＜=1; else clk1＜=0; end end endmodule

  A．10% B．20% C．40% D．50%

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• 设计一个能将四位二进制数转换成两个BCD码的电路，模块名为_4bits2bcd，如果要完成设计，在（1）处应填写（）选项的代码。 module _4bits2bcd（Bin,BCD1,BCD0); input[3:0] Bin; output[3:0] BCD1,BCD2; reg [3:0] BCD1,BCD0; always@（Bin) begin {BCD1,BCD0}=8'h00; if（Bin＜10) begin （1) end else begin （2) end end endmodule

  A．BCD1=4'h0; BCD0=Bin; B．BCD1=Bin; BCD0=4'h0; C．BCD1=4'h0; BCD0=4'h0; D．BCD1=Bin; BCD0=Bin;

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• 描述下面代码的功能。 module func （reset,clk,out); input clk,reset; output reg out; reg [2:0] count; always @（posedge clk, reset) begin if（~reset) begin count＜=0; end else begin if（count="=5)"＞ A、5分频电路

  B、6分频电路 C、10分频电路 D、12分频电路

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• 2、一个具有异步清零功能的D锁存器，其Verilog HDL描述为： module latch_reset_1（input clk, reset, input d, ouput reg q ); always @ （_____) begin if （reset) q ＜= 1'b0; else if （clk) q ＜= d; end endmodule 括号中的敏感条件应该为（）

  A．clk, d B．posedge clk, d, posedge reset C．clk, d, reset D．posedge clk, posedge reset

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• 8、基于initial语句产生普通时钟信号， parameter clk_period = 10; reg clk; initial begin clk = 0; ________________; end

  A．always (clk_period/2) clk = ~clk B．forever (clk_period/2) clk = ~clk C．always (clk_period) clk = ~clk D．forever (clk_period) clk = ~clk

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• 阻塞赋值在一个begin-end块中表现为串行行为。

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• 请改正下面程序中存在的错误。 def deco（func): def inner（): print（&39;deco begin&39;) func（) print（&39;deco end&39;) return inner @deco def add（a,b): print（a+b) if __name__==&39;__main__&39;: add（3,5)

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• 接上题，阅读下列关于秒计数模块的代码，下列说法正确的是（）。 always @（posedge clk or posedge reset) begin if（reset==1'b1) begin {s_h,s_l}＜=8'h00; else begin if（flag==1'b1) begin if（s_l==4'd9) begin s_l＜=4'd0; if（s_h==4'd5) begin s_h＜=4'd0; end else s_h＜=s_h+1'b1; end else begin s_l＜=s_l+1'b1; end end end end

  A.这个always语句块中包含3层if嵌套B.这个秒计数器是个异步计数器C.如下代码与题干代码功能相同： always @(posedge clk or posedge reset) begin if(reset==1'b1) begin {s_h,s_l}＜=8'h00; else begin if(flag==1'b0) begin if(s_l==4'd9 &amp;&amp; s_h==4'd5 ) begin s_l＜=4'd0; s_h＜=4'd0; end else if (s_l==4'd9 ) begin s_l＜=4'd0; s_h＜=s_h+1'b1; end else s_l＜=s_l+1'b1; end end end endD.如下代码与题干代码功能相同： always @(posedge clk or posedge reset) begin if(reset==1'

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• 4、两个并发进程P1和P2的程序代码在下面给出。其中，A、B、C、D、E均为原语。 P1: begin P2: Begin A; D; B; E; C; End; End; P1和P2进程以不可预知的速度推进，它们可能的执行过程有 。 （1）A→B→C→D→E （2）A→B→E→D→C （3）A→B→D→C→E （4）A→D→C→E→B （5）A→D→B→C→E （6）A→D→E→B→C （7）D→E→A→B→C （8）D→A→C→E→B （9）D→A→B→E→C （10）D→A→E→B→C

  A．（1）（2）（3）（4）（5）（10） B．（1）（3）（5）（7）（8）（9） C．（1）（3）（5）（7）（9） D．（3）（5）（7）（9）（10）

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• 38、已知某verilog仿真测试文件时钟信号描述如下： parameter PERIOD = 10; always begin CLK = 1'b0; （PERIOD/2) CLK = 1'b1; （PERIOD/2); end 且该verilog文件顶部有如下代码：`timescale 1us / 1ns，则模拟仿真时钟周期是

  A．10us B．10ns C．10ps D．1ns E．1ps F．1us

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