用来记忆和统计输入CP脉冲个数的电路，称为 。

相似题目

• 用来判断电路全部输入中“1”的个数奇偶性的电路称为（）。

  A . A.触发器 B . B.计数器 C . C.数据选择器 D . D.奇偶校验器

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• 由两个主从型JK触发器组成的逻辑电路如图a)所示，设Q1、Q2的初始态是0,0，已知输入信号A和脉冲信号(，的波形，如图b)所示，当第二个CP脉冲作用后，Q1、Q2将变为（）https://assets.asklib.com/psource/201408181109457116.png

  A . 1、1 B . 1、0 C . 0、1 D . 保持0、0不变

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• 由两个主从型JK触发器组成的逻辑电路如图所示，设Q 1 、Q 2 的初始态是00。已知输入信号A和脉冲信号cp的波形如图所示，当第二个cp脉冲作用时Q 1 Q 2 将变为（）。 https://assets.asklib.com/psource/2016071816395312701.jpg

  A . 11 B . 10 C . 01 D . 保持00不变

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• 异步计数器电路中，各触发器的CP脉冲是一样的

  A . 正确 B . 错误

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• 用来生产各种脉冲波形或对脉冲波形进行放大、整形、变化的电路，称为（）电路。

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• 计数器可以用来（）输入脉冲的个数，还可以用来（），（）或者进行数字运算等。

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• 由两个主从型JK触发器组成的逻辑电路，如图a）所示。设Q 1 、Q 2 的初始态是00，已知输入信号A和脉冲信号CP的波形，如图b）所示。当第二个CP脉冲作用后，Q 1 Q 2 将变为（） https://assets.asklib.com/psource/2015102909132239520.jpg https://assets.asklib.com/psource/2015102909132388517.jpg

  A . 11 B . 10 C . 01 D . 保持00不变

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• 四位移位输入寄存器输入一个新的四位数据时需要（）个CP时钟脉冲信号。

  A . A、0 B . B、1 C . C、2 D . D、4

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• 同步时序电路其状态的改变受同一个时钟脉冲控制，各个触发器的CP信号都是输入时钟脉冲。

  A . 正确 B . 错误

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• 四位并行输入寄存器输入一个新的四位数据时需要（）个CP时钟脉冲信号。

  A . A、0 B . B、1 C . C、2 D . D、4

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• 用3个D触发器组成的电路如图7-69所示，触发器F0的输入端接+5V表明D0=1，那么，在第1个CP脉冲和第2个脉冲的上升沿过后Q2Q1Q0分别是（）。

  A . 101和011 B . 011和111 C . 001和011 D . 000和111

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• 可用来累计输入脉冲的个数元件是（）。

  A . A.计数器 B . B.定时器 C . C.输出继电器 D . D.输入继电器

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• 由两个主从型JK触发器组成的逻辑电路如图a）所示，设Q1、Q2的初始态是0、0，已知输入信号A和脉冲信号CP的波形，如图b）所示，当第二个CP脉冲作用后，Q1、Q2将变为：（）https://assets.asklib.com/psource/2015110414382251383.png

  A . 1、1 B . 1、0 C . 0、1 D . 保持0、0不变

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• 用来判断电路的输入中，“1”的个数的奇偶性的电路称为（）。

  A . 触发器 B . 计数器 C . 数据选择器 D . 奇偶校验器

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• JK触发器的输入J=K=1，当CP脉冲输入频率为50kHz的方波时，Q端输出脉冲的频率为（ ）。

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• 分析题图6.4.2所示时序电路[CP脉冲同图题6.4.1（b)]。（1)写出各触发器的CP信号方程和激励方程（2)

  分析题图6.4.2所示时序电路[CP脉冲同图题6.4.1(b)]。 <img src='https://img2.soutiyun.com/1/2020-11-30/975582447974523.png' /> (1)写出各触发器的CP信号方程和激励方程 (2)写出电路的状态方程组和输出方程 (3)画出状态表和状态图 (4)画出时序电路的时序图

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• 用来处理脉冲信号的电路称为脉冲电路。此题为判断题(对，错)。

  是 否

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• 图a）所示电路中，复位信号、信号A及时钟脉冲信号cp如图b）所示，经分析可知，在第一个和第二个时钟脉冲的下降沿时刻，输出Q先后等于（）。附：触发器的逻辑状态表为

  A．0，0 B．0，1 C．1，0 D．1，1

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• 17、门的输入端个数称为门的扇入数。门电路正常工作情况下，带同类门电路的最大数量称为门的扇出数。对吗？

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• 图a）所示电路中，位信号信号A及时钟脉冲信号cp如图b））所示，经分析可知，在第一个和第二个时钟脉冲的下降沿时刻，输出Q先后等于：附:触发器的逻辑状态表为（）

  A．0,0 B．0，1 C．1,0 D．1,1

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• 图（a）所示电路中，复位信号、信号A及时钟脉冲信号CP如图（b）所示。经分析可知，在第一个和第二个时钟脉冲的上升沿时刻，输出Q先后等于（）

  A．0、0 B．0、1 C．1、0 D．1、1

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• 4、计数器所能记忆的最大脉冲个数称作该计数器的 。

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• 5、在时钟脉冲CP信号为高电平期间，因输入信号变化而引起触发器状态变化多于一次的现象，称为 。

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• 输入一行字符,统计其中英文字母､空格､数字和其他字符的个数。

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