11、Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块
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关于话统的约束条件。每个模块最多只能登记（）个任务；每个模块的子任务数最多只能达到（）个；对BSC整体性能测量和小区性能测量来说，一个任务中最多只能选择（）个原始指标。
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软件设计中，有多种耦合方式。若一个模块直接引用另外一个模块中的内部数据，属于（）耦合。若一组模块都访问同一全局变量而不是同一全局数据结构，而且不是通过参数表传递全局变量的信息的情况，属于（）耦合。
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Excel的单元格名称相当于程序语言设计中的变量，可以加以引用。引用分为相对引用和绝对引用，一般情况为相对引用，实现绝对引用需要在列名或行名前插入符号（）。
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每个模块完成一个特定的子功能，所有的模块按某种方法组装起来，成为一个整体，完成整个系统所要求的功能。（）
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模块是可以用一个名字来引用的一组语句。下列选项中是模块的是（）。
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在汇编语言程序设计中，一般采用的程序结构是（）和分支。当相同的功能被重复调用时，将其独立为一个模块，称为（）。
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一个系统可以分解成若干层次的多个模块，结构化设计应当先从（）
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下面CO的子模块哪个可以从外部市场的角度对企业的经营情况进行分析（）。
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重复性复述可以直接引用原作的语言，不用对原作语言做必要调整。（ ）
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在C语言中引用数组元素，下标可以是任何类型的表达式。
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Verilog源程序的文件名必须与模块名相同，否则无法通过编译。
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Verilog语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述的是 _____。
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在Verilog HDL的设计模块中，一般用( )型变量来定义硬件电路中的各种物理连线。
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Verilog可以完全完成下列哪些设计层次的描述 A、电子系统级 B、RTL级 C、门级 D、版图级物理级
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有关Verilog行为描述语言的正确说法是（）
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下面哪个是可以用verilog语言进行描述,而不能用VHDL语言进行描述的级别？（)
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1. 采用verilog语言，产生一个频率为33MHz，占空比为33%的方波。 2. 对于如下的Verilog程序： module compare（equal,a,b) input[1:0] a,b; output equal; assign equal=（a==b)？ 1:0; endmodule 能否将其中的assgin语句直接改为always块的描述？为什么？
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Verilog HDL的模块端口定义用来声明电路设计模块的( )端口。
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在Verilog HDL中，语句“always@(negedge clk)”表示模块的事件是由clk的( )触发的。
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引用一个模块时其端口的数据类型都必须是wire。
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进行面向对象系统分析和设计时，将相关的概念组成一个单元模块，并通过一个名称来引用它，这种行为叫作（）
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11、Verilog的算术右移运算符是“____”。
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1、在Verilog语言中关于initial语句不正确的是？
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Verilog语言中not只能有一个输入端。
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