在Verilog HDL的设计模块中，一般用( )型变量来定义硬件电路中的各种物理连线。
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“盘点管理”功能一般设计在仓储管理系统的（）功能模块中。
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在汇编语言程序设计中，一般采用的程序结构是（）和分支。当相同的功能被重复调用时，将其独立为一个模块，称为（）。
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Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的_________和__________的语言。
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_________是Verilog HDL的基本描述单位，一个复杂电路系统的Verilog HDL模型是由许多同样的________________构成。
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在设计师设计的策略型球道中，一般至少会设计出（ ）和（ ）两种击球路线。
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Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），它是以文本形式来描述数字系统硬件的结构和行为的语言。
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Verilog源程序的文件名必须与模块名相同，否则无法通过编译。
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Verilog语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述的是 _____。
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用Verilog HDL设计同步清除的计数器时，在always语句的敏感参数表中( )。
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在基于Verilog HDL的触发器的设计中，能够实现上升沿触发器关键字是( )。
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用Verilog HDL的门类型关键字( )来描述异或门。
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在Verilog HDL中，wire是一种线网型变量，reg是一种寄存器型变量。 （ ）
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在Verilog HDL的转移操作运算中，用符号“＞＞”实现对操作数的( )操作。
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Verilog HDL中，always@(posedge clk)代表上升沿触发。
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在多模块程序设计中，用（)伪指令来声明公用变量。
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操作符是Verilog HDL预定义的函数名字，操作符由( )个字符组成。
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Verilog HDL的模块端口定义用来声明电路设计模块的( )端口。
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在Verilog HDL中，语句“always@(negedge clk)”表示模块的事件是由clk的( )触发的。
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Verilog HDL中在always语句块中被赋值的信号，应该申明为______类型（）
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2、一个具有异步清零功能的D锁存器，其Verilog HDL描述为： module latch_reset_1（input clk, reset, input d, ouput reg q ); always @ （_____) begin if （reset) q ＜= 1'b0; else if （clk) q ＜= d; end endmodule 括号中的敏感条件应该为（）
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在Veilog HDL例化代码中，用于连接内部模块的内部变量类型是（)？
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模块的独立性是软件模块化设计的关键之一，一般用（)两个定性标准来度量模块的独立性。
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1、写出你设计的时钟分频器模块的代码。要求用文本格式直接写在答案中，不能用截图的形式，也不能用附件或链接。
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