当流水线中数据和指令存在同一存储器中时，访存指令会引起存储器访问冲突，这种冲突是因为（）相关引起的。

把存储方式划分为数据存储和程序（指令）存储的是（）

（）可区分存储器中存放的是指令还是数据。

当采用存储单元与I/O端口统一编址时，CPU的数据传送指令（）。

为了大幅度提高处理器的速度，当前处理器中采用了指令并行处理技术，如超级标量（Superscalar），它是指（1）。流水线组织是实现指令并行的基本技术，影响流水线连续流动的因素除数据相关性、转移相关性外，还有（2）和（3）；另外，要发挥流水线的效率，还必须重点改进（4）。在RISC设计中，对转移相关性一般采用（5）方法解决。空白（1）处应选择（）

为了大幅度提高处理器的速度，当前处理器中采用了指令并行处理技术，如超级标量（Superscalar），它是指（1）。流水线组织是实现指令并行的基本技术，影响流水线连续流动的因素除数据相关性、转移相关性外，还有（2）和（3）；另外，要发挥流水线的效率，还必须重点改进（4）。在RISC设计中，对转移相关性一般采用（5）方法解决。空白（2）处应选择（）

指令流水线右取指（IF） 、译码（ID）、执行 （EX） 、访存（MEM）、写回寄存器堆（WB）五个过程段，共有20条指令连续输入此流水线。  （1）画出流水处理的时空图，假设时钟周期为100ns。  （2）求流水线的实际吞吐率（单位时间里执行完毕的指令数）。

当需要从AT89S51单片机程序存储器取数据时，采用的指令为（）。

为了大幅度提高处理器的速度，当前处理器中采用了指令并行处理技术，如超级标量（Superscalar），它是指（1）。流水线组织是实现指令并行的基本技术，影响流水线连续流动的因素除数据相关性、转移相关性外，还有（2）和（3）；另外，要发挥流水线的效率，还必须重点改进（4）。在RISC设计中，对转移相关性一般采用（5）方法解决。空白（3）处应选择（）

设某流水线计算机主存的读/写时间为100ns，有一个指令和数据合一的cache，已知该cache的读/写时间为10ns，取指令的命中率为98%，取数的命中率为95%。在执行某类程序时，约有1/5指令需要存/取一个操作数。假设指令流水线在任何时候都不阻塞，则设置cache后，每条指令的平均访存时间约为（）

把指令和数据分别存储的结构称为（）。

在分页存储管理中，顺序执行的指令和线性结构的数据通常被限定的区域为（）。

为了大幅度提高处理器的速度，当前处理器中采用了指令并行处理技术，如超级标量（Superscalar），它是指（1）。流水线组织是实现指令并行的基本技术，影响流水线连续流动的因素除数据相关性、转移相关性外，还有（2）和（3）；另外，要发挥流水线的效率，还必须重点改进（4）。在RISC设计中，对转移相关性一般采用（5）方法解决。空白（4）处应选择（）

当需要从MCS-51单片机程序存储器取数据时，采用的指令为（）。

基本DLX流水线中，IF与Mem两个阶段都要访问存储器，怎样避免访存冲突？

CPU从存储器中取出执行的指令和所处理的数据其表示形式是________。

RISC指令系统选取使用频度较高的一些________指令，复杂指令的功能由________指令的组合来实现。其指令长度________，指令格式种类________，寻址方式种类________，只有取数／存数指令访问存储器，其余指令的操作都在寄存器之间进行，且采用流水线技术，大部分指令在________时间内完成。

在CPU扣有若干寄存器，存放存储器中数据和指令存储地址的寄存器是______；暂存数据和指令的寄存器是______；存放CPU将要执行的下一条指令地址的寄存器是______。

PC中，CPU具有指令流水线功能的优点是（)A．存储器存取速度加快B．I/O处理速度加快C．DMA传送速度

哈佛结构是一种将程序指令存储和数据存储分开的存储器结构。中央处理器首先到程序指令存储器中读取程序指令内容，解码后得到数据地址，再到相应的数据存储器中读取数据，并进行下一步的操作(通常是执行)。程序指令存储和数据存储分开，可以使指令和数据有不同的数据宽度，如Microchip公司的PIC16芯片的程序指令是14位宽度，而数据是8位宽度。哈佛结构的微处理器通常具有较高的执行效率。其程序指令和数据指令分开组织和存储的，执行时可以预先读取下一条指令。目前使用哈佛结构的中央处理器和微控制器有很多。

什么是流水线的资源相关、数据相关和控制相关？指令流水线上为什么会发生这三种相关？举例说明这三种相关对指令流水线的性能产生的影响。

在无转发机制的五段基本流水线中，下列指令序列存在数据冲突的指令对是（） I1: ADD R1, R2, R3 ;（R2)+（R3)→R1 I2: ADD R5, R2, R4 ;（R2)+（R4)→R5 I3: ADD R4, R5, R3 ;（R5)+（R3)→R4 I4: ADD R5, R2, R6 ;（R2)+（R6)→R5

在计算机体系结构中，CPU 内部包括程序计数器 PC、存储器数据寄存器 MDR、指令寄存器IR 和存储器 在计算机体系结构中，CPU 内部包括程序计数器 PC、存储器数据寄存器 MDR、指令寄存器IR 和存储器地址寄存器MAR 等。若CPU 要执行的指令为： MOV R0, ＃100（） 。

综合应用:假定某计算机的 CPU 主频为 80MHz , CPI 为 4 ,平均每条指令访存 1.5 次,主存与 Cache 之间交换的块大小为 16B , Cache 的命中率为 99% ,存储器总线宽带为 32 位。请回答下列问题。 1 ) 该计算机的 MIPS 数是多少？平均每秒 Cache 缺失的次数是多少？在不考虑 DMA 传送的情况下,主存带宽至少达到多少才能满足 CPU 的访存要求？ 2 ) 假定在 Cache 缺失的情况下访问主存时,存在 0.0005% 的缺页率,则 CPU 平均每秒产生多少次缺页异常？若页面大小为 4KB ,每次缺页都需要访问磁盘,访问磁盘时 DMA 传送采用周期挪用方式,磁盘 I/O 接口的数据缓冲寄存器为 32 位,则磁盘 I/O 接口平均每秒发出的 DMA 请求次数至少是多少？ 3 ) CPU 和 DMA 控制器同时要求使用存储器总线时, 哪个优先级更高？ 为什么？ 4 ) 为了提高性能, 主存采用 4 体低位交叉存储模式, 工作时每 1/4 个存储周期启动一个体。若每个体的存储周期为 50ns ,则该主存能提供的最大带宽是多少？