在图示逻辑电路中，触发器的初始状态是“1”态，当RD端保持高电平，在SD端加一负脉冲时，触发器的新态是()。

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• 由两个主从型JK触发器组成的逻辑电路如图a)所示，设Q1、Q2的初始态是0,0，已知输入信号A和脉冲信号(，的波形，如图b)所示，当第二个CP脉冲作用后，Q1、Q2将变为（）https://assets.asklib.com/psource/201408181109457116.png

  A . 1、1 B . 1、0 C . 0、1 D . 保持0、0不变

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• 由两个主从型JK触发器组成的逻辑电路如图所示，设Q 1 、Q 2 的初始态是00。已知输入信号A和脉冲信号cp的波形如图所示，当第二个cp脉冲作用时Q 1 Q 2 将变为（）。 https://assets.asklib.com/psource/2016071816395312701.jpg

  A . 11 B . 10 C . 01 D . 保持00不变

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  A . 正确 B . 错误

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  A . 图A B . 图B C . 图C D . 图D

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• JK触发电路中，当J=K=0、Qn=1时，触发器的状态（）。

  A . A.不变 B . B.置1 C . C.置0 D . D.不定

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• 基本RS触发器有0或1两种状态。当RD=0、SD=1时，无论触发器初态如何，触发器被置1。

  A . 正确 B . 错误

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  A . A B . B C . C D . D

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• 异步时序逻辑电路中各触发器状态变化不是发生在同一时刻，但必须要有时钟脉冲。

  A . 正确 B . 错误

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• JK触发电路中，当J=0、K=1、Q=0时，触发器的状态（）

  A . 不变 B . 置1 C . 置0 D . 不定

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• 在触发器电路中，利用SD端、RD端可以根据需要预先将触发器置（）。

  A . 1 B . 0 C . 1或0

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• 由两个主从型JK触发器组成的逻辑电路，如图a）所示。设Q 1 、Q 2 的初始态是00，已知输入信号A和脉冲信号CP的波形，如图b）所示。当第二个CP脉冲作用后，Q 1 Q 2 将变为（） https://assets.asklib.com/psource/2015102909132239520.jpg https://assets.asklib.com/psource/2015102909132388517.jpg

  A . 11 B . 10 C . 01 D . 保持00不变

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• 触发器是组成时序逻辑电路中存储部分的基本单元，它有两个状态，分别称为（）。

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  A . 右移寄存器 B . 左移寄存器 C . 并行数据寄存器 D . 串行数据寄存器

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• 在如图7-74所示的RS触发器，设Q的初始状态为1，当输入X信号后，输出Q为（）。https://assets.asklib.com/psource/2015110111562912490.jpg

  A . XB .https://assets.asklib.com/psource/2015110111564837771.jpg C . 1D . 0

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• 在组合逻辑的控制器中，节拍发生器〔TIMING〕的作用在于指明指令的执行（），它是一个典型的（）逻辑电路，从一个节拍状态变到下一个节拍状态时，同时翻转的触发器数目以尽可能的（）为好。

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  A . A.不变 B . B.置1 C . C.置0 D . D.不定

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  A . 1、1 B . 1、0 C . 0、1 D . 保持0、0不变

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  A . 置0 B . 不变 C . 置1 D . 不定

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  <img src='https://img2.soutiyun.com/ask/2020-09-14/96897234244674.png' />

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• 【单选题】下列关于同步时序电路分析步骤的排序正确的是（）： （1）根据需要画出时序图。 （2）画状态转换表或转换图，给出电路功能。 （3）将驱动方程代入相应触发器的特性方程，求出各触发器状 态方程（组）。 （4）根据逻辑电路写出各触发器的驱动方程，亦即每个触发器 输入信号的函数表达式（输入方程）。 （5）根据逻辑电路写出电路的输出方程。

  A．（1）;（2）;（3）;（5）;（4）。 B．（4）;（5）;（3）;（2）（1）。 C．（4）;（3）;（5）;（2）;（1）。 D．（1）;（4）;（3）;（2）（5）。

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• 当集成维持－阻塞D型触发器的异步置0端RD'=0，异步置1端SD'=1时，触发器的状态 ：

  A．为0 B．为1 C．无法确定，与CP有关 D．无法确定，与D有关

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