逻辑电路如图所示，当A=“1”时，基本RS触发器( )。042ef24ce17e828af4360dc08131b34e.jpg

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• 由两个主从型JK触发器组成的逻辑电路如图a)所示，设Q1、Q2的初始态是0,0，已知输入信号A和脉冲信号(，的波形，如图b)所示，当第二个CP脉冲作用后，Q1、Q2将变为（）https://assets.asklib.com/psource/201408181109457116.png

  A . 1、1 B . 1、0 C . 0、1 D . 保持0、0不变

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• 在右侧图中所示的逻辑门电路中，当输入端A=1，B=0时，P和Q端输出的逻辑值分别是（）。

  A . 0，0 B . 0，1 C . 1，0 D . 1，1

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• 由两个主从型JK触发器组成的逻辑电路如图所示，设Q 1 、Q 2 的初始态是00。已知输入信号A和脉冲信号cp的波形如图所示，当第二个cp脉冲作用时Q 1 Q 2 将变为（）。 https://assets.asklib.com/psource/2016071816395312701.jpg

  A . 11 B . 10 C . 01 D . 保持00不变

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• 已知逻辑电路如图所示，当X=0时，脉冲CP到来后，D触发器（）。https://assets.asklib.com/psource/2015110110405837679.jpg

  A . 具有计数功能 B . 保持原有状态 C . 置"0" D . 置"1"

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• 如图所示逻辑电路中，当输出F＝0时，输入A、B、C、D、E必须是（）。https://assets.asklib.com/psource/2016071816403471397.jpg

  A . 11101 B . 01010 C . 10101 D . 00101

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• 基本RS触发器有0或1两种状态。当RD=0、SD=1时，无论触发器初态如何，触发器被置1。

  A . 正确 B . 错误

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• 两个与非门构成基本RS触发器，当R=1，S=0时，（）

  A . A、复位 B . B、置数 C . C、保持 D . D、禁止

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• 由两个主从型JK触发器组成的逻辑电路，如图a）所示。设Q 1 、Q 2 的初始态是00，已知输入信号A和脉冲信号CP的波形，如图b）所示。当第二个CP脉冲作用后，Q 1 Q 2 将变为（） https://assets.asklib.com/psource/2015102909132239520.jpg https://assets.asklib.com/psource/2015102909132388517.jpg

  A . 11 B . 10 C . 01 D . 保持00不变

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• 逻辑电路如图所示，A="0"时，C脉冲来到后，JK触发器应：（）https://assets.asklib.com/psource/201510271622545260.jpg

  A . 具有计数功能 B . 置"0" C . 置"1" D . 保持不变

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• 逻辑电路如图所示，A="0"时，C脉冲来到后，JK触发器应：（）https://assets.asklib.com/psource/2015110414385377572.png

  A . 具有计数功能 B . 置"0" C . 置"1" D . 保持不变

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• 在如图7-74所示的RS触发器，设Q的初始状态为1，当输入X信号后，输出Q为（）。https://assets.asklib.com/psource/2015110111562912490.jpg

  A . XB .https://assets.asklib.com/psource/2015110111564837771.jpg C . 1D . 0

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• 由两个主从型JK触发器组成的逻辑电路如图a）所示，设Q1、Q2的初始态是0、0，已知输入信号A和脉冲信号CP的波形，如图b）所示，当第二个CP脉冲作用后，Q1、Q2将变为：（）https://assets.asklib.com/psource/2015110414382251383.png

  A . 1、1 B . 1、0 C . 0、1 D . 保持0、0不变

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• RS触发电路中，当R=1、S=0时，触发器的状态（）。

  A . 置0 B . 不变 C . 置1 D . 不定

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• 逻辑电路如图所示，A="1"时，C脉冲来到后，D触发器应：（）https://assets.asklib.com/psource/2015110414375127791.png

  A . 具有计数器功能 B . 置"0" C . 置"1" D . 无法确定

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• 逻辑电路如图所示，当A=“1”时，RS触发器（ ）。http://image.zhihuishu.com/zhs/onlineexam/ueditor/201809/0288874c5a0644caae0d4290f5df0772.png

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  <img src='https://img2.soutiyun.com/ask/2021-01-07/978893926334385.png' />

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  图11-16中，与非门与基本RS触发器相连，已知A、B与R的波形如图11-16(b)所示，画出输出Q的波形。 <img src='https://img2.soutiyun.com/ask/2020-07-08/963074764836256.png' />

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  由负边沿JK，触发器F1和F0组成的时序逻辑电路如图4.21(a)(教材图4.18)所示。试求:(1)写出电路的输出方程、驱动方程和状态方程;(2)列出A=1时的状态转换表,画出波形图(画4个CP);(3)若A=0,则电路的工作情况如何？ <img src='https://img2.soutiyun.com/ask/2020-07-10/963247479671612.png' /> <img src='https://img2.soutiyun.com/ask/2020-07-10/96324749257235.png' />

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  A．0，0 B．0，1 C．1，0 D．1，1

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• 图a）所示电路中，位信号信号A及时钟脉冲信号cp如图b））所示，经分析可知，在第一个和第二个时钟脉冲的下降沿时刻，输出Q先后等于：附:触发器的逻辑状态表为（）

  A．0,0 B．0，1 C．1,0 D．1,1

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• 采用D触发器设计一个同步计数器,其计数状态转移图如图3.25（a)所示,画出逻辑电路图.

  采用D触发器设计一个同步计数器,其计数状态转移图如图3.25(a)所示,画出逻辑电路图. <img src='https://img2.soutiyun.com/ask/2021-01-07/97889603494499.png' />

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