23、下降沿触发的D触发器，其输出（Q的非）与输入D连接，触发器初始状态为0，在CP脉冲作用下，输出Q的波形为下图中的波形（）。A (A) B (B) C (C)41d409de6404406bcc02c7dda56dd8ff.png

D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲cp的作用下，输出Q为（）。https://assets.asklib.com/psource/2016071816385988550.jpg

A . 1 B . cp C . 脉冲信号，频率为时钟脉冲频率的1/2 D . 0

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（2010）D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲CP的作用下，输出Q为：（）https://assets.asklib.com/psource/2015110414275677522.png

A . 1 B . CP C . 脉冲信号，频率为时钟脉冲频率的1/2 D . 0

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用3个D触发器组成的电路如图7-69所示，触发器F0的输入端接+5V表明D0=1，那么，在第1个CP脉冲和第2个脉冲的上升沿过后Q2Q1Q0分别是（）。

A . 101和011 B . 011和111 C . 001和011 D . 000和111

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对于上升沿触发的D触发器，若D＝0，当时钟CP由0变为1时，触发器的状态Q为（）。

A . 不定 B . 三态 C . 0 D . 1

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D触发器在CP端脉冲作用后，其输出Qn+1=D。

A . 正确 B . 错误

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对于下降沿触发的异步二进制加法计数器，高位触发器的（）端应与低位的Q端相连。

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D触发器在D=1时，输入一个CP脉冲，其逻辑功能是（）。

A . 置1 B . 清0 C . 保持 D . 翻转

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如果把D触发器的输出Q反馈连接到输入D，则输出Q的脉冲波形的频率为CP脉冲频率f的（）。

A . 二倍频 B . 不变 C . 四分频 D . 二分频

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在CP有效的情况下，当输入端D=0时，则D触发器的输出端Qn+1=（）

A . 0B . 1C . QnD .https://assets.asklib.com/images/image2/2017062616575543673.jpg

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电平触发的D触发器,在CLK有效电平期间输出与输入的状态保持相同。

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同步D触发器在CP=1期间，当D端输入信号变化时，对输出Q端没有影响。（）

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要将边沿D触发器CT74LS74输出Q置为低电平0时，输入为：

A、<img src="http://p.ananas.chaoxing.com/star3/origin/0d1977b8c9ca896980f65c0538491beb.png"> B、<img src="http://p.ananas.chaoxing.com/star3/origin/c80a32398c4d7390d2c2bc616b50ded5.png"> C、<img src="http://p.ananas.chaoxing.com/star3/origin/aa393a4c2abb768def8882adb3457a31.png"> D、<img src="http://p.ananas.chaoxing.com/star3/origin/28fc612ee6c00124d21ceba73becc597.png">

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已知某同步时序电路含有两个上升沿触发的D触发器，其激励方程组为

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在图P5.6（a)所示的电平触发D触发器电路中，若CLK和D输入端的电压波形如图P5.6（b)所示，试画出Q和

在图P5.6(a)所示的电平触发D触发器电路中，若CLK和D输入端的电压波形如图P5.6(b)所示，试画出Q和Q'端对应的电压波形。假定触发器的初始状态为Q=0。 <img src='https://img2.soutiyun.com/ask/2020-09-14/968971137201804.png' />

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D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲CP的作用下，输出Q为：<img src='https://img2.soutiyun.com/ask/uploadfile/3987001-3990000/35a5adee85ba297e1eed343fedaa23b7.jpg' />

A.1 B.CP C.脉冲信号，频率为时钟脉冲频率的l／2 D.0

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D触发器的输入D＝1，在时钟脉冲作用下，输出端Q（）。

A．置0 B．置1 C．翻转 D．保持原状态

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画出图题5－5所示的边沿触发D触发器输出端Q端的波形，输入端D与CLK的波形如图所示。（设Q初始状态

画出图题5-5所示的边沿触发D触发器输出端Q端的波形，输入端D与CLK的波形如图所示。(设Q初始状态为0) <img src='https://img2.soutiyun.com/ask/2020-02-13/950440477456028.png' />

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画出图题5－6所示的边沿D触发器输出Q端的波形，CLK的波形如图所示。（设Q初始状态为0)

画出图题5-6所示的边沿D触发器输出Q端的波形，CLK的波形如图所示。(设Q初始状态为0) <img src='https://img2.soutiyun.com/ask/2020-02-13/950440530582657.png' />

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2、数字去抖动电路中，当信号被串入电路后，能在输出端输出脉冲信号的条件是，必须在4个D触发器的输出端Q同时为（），最终才能输出高电平。