什么是访存时序配合？

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• 预取必须和正常访存操作并行才有意义。

  A . 正确 B . 错误

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• 主机及主要辅机保护逻辑设计合理，符合工艺及控制要求，逻辑执行时序、相关保护的配合时间配置合理，防止由于（）等时间参数设置不当而导致的保护失灵。

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• 个案社会工作最主要的工作手段与方法是访视。

  A . 正确 B . 错误

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• 程序员编写程序时，使用的访存地址是（）

  A . A．主存地址 B . B．逻辑地址 C . C．物理地址 D . D．有效地址

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  A . 相互作用 B . 相互制约 C . 先后顺序 D . 有机联系

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  A . 正确 B . 错误

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• 具有越低平均访存时间的系统性能越高。

  A . 正确 B . 错误

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• 访存局部性

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• 基本DLX流水线中，IF与Mem两个阶段都要访问存储器，怎样避免访存冲突？

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• 具有越低平均访存时间的存储系统性能越高。

  A . 正确 B . 错误

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• 多处理机系统中的素数模低位交叉存储器可以避免所有访存冲突。

  A . 正确 B . 错误

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• 在集中式存储器构型的并行（阵列）处理机中，为了减少访存冲突，存储器分体数应该是（）

  A . A.与处理单元数无关 B . B.少于处理单元数 C . C.等于处理单元数 D . D.多于处理单元数

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• 当流水线中数据和指令存在同一存储器中时，访存指令会引起存储器访问冲突，这种冲突是因为（）相关引起的。

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• 组合逻辑电路与时序逻辑电路的区别是什么？

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• 在“Cache-主存”层次中，CPU的访存地址被分割为________和________两部分。

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• 设CPU共有16根地址线,8根数据线,并用 作为访存控制信号（低电平有效),用 作为读／写控制信号

  设CPU共有16根地址线,8根数据线,并用<img src='https://img2.soutiyun.com/ask/2020-06-01/959867596570998.png' />作为访存控制信号(低电平有效),用<img src='https://img2.soutiyun.com/ask/2020-06-01/959867605900532.png' />作为读/写控制信号(高电平为读,低电平为写)。现有芯片及各种门电路(门电路自定),如图4.15所示。画出CPU与存储器的连接图,要求: <img src='https://img2.soutiyun.com/ask/2020-06-01/959867618154232.png' /> (1)存储芯片地址空间分配:0~2047为系统程序区;2048~8191为用户程序区。 (2)指出选用的存储芯片类型及数量。 (3)详细画出片选逻辑。

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• 设CPU有16根地址线，8根数据线.并用 作访存控制信号, 作访问I／0端口的控制信号, 为读命令, 为

  设CPU有16根地址线，8根数据线.并用<img src='https://img2.soutiyun.com/ask/2020-06-01/95987374871388.png' />作访存控制信号,<img src='https://img2.soutiyun.com/ask/2020-06-01/95987376548184.png' />作访问I/0端口的控制信号,<img src='https://img2.soutiyun.com/ask/2020-06-01/959873775521414.png' />为读命令,<img src='https://img2.soutiyun.com/ask/2020-06-01/959873783683881.png' />为写命令。I/O编址采用单独编址。现有图5. 15所示的芯片及各种门电路(自定): <img src='https://img2.soutiyun.com/ask/2020-06-01/959873793328432.png' /> 画出CPU和存储芯片及CPU和I/O接口芯片的连接图,要求: (1)主存除最大地址空间存放系统BIOS程序(约4 KB)外,其余地址空间均为用户所用。 (2)接口芯片的地址范围为80H~87H。 (3)指出选用的存储芯片类型、数量及地址范围。 (4)详细画出存储器芯片和接口芯片的片选逻辑。

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• 4、下列命中组合情况中，一次访存过程中不可能发生的是（）。

  A．TLB命中、cache未命中、Page命中 B．TLB未命中、cache命中、Page命中 C．TLB未命中、cache未命中、Page命中 D．TLB未命中、cache命中、Page未命中

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